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随着算法复杂度越来越高，相应的芯片设计逐渐超过了人可以手工管理的范畴。RTL验证及重用成本增加，在不同频率或工艺下重复使同一RTL需要大量困难的修改，对QoR来说效率低下，同时设计从开始到完成并推出产品所花费的时间也会直接影响最终利润。为了简化并加快整个设计、验证流程，工程师们开始寻求在更高的抽象层级上进行设计。

高层次综合(High-Level Synthesis, HLS)将使用高级编程语言（C++/SystemC）所描述的运算结构转化为使用硬件描述语言（verilog/VHDL）所描述的RTL击电路模型，扩展了传统的设计流程，允许工程师在更高抽象层级进行硬件设计与验证，为硬件设计提供了一种新的、强大的方法。

除了将 C++/SystemC 与 HLS 一起用于创建 RTL 而不是进行手动编码，使用 HLS 的硬件设计与典型的 ASIC/FPGA 设计流程之间并没有什么不同。使用 HLS 的优势在于，它能从经过充分验证的 C++/SystemC 源代码快速生成无错误的 RTL，从而加快 RTL 的创建速度并减少验证时间。

在过去十年中，高层次综合 (HLS) 逐渐成为 ASIC 和 FPGA 主流生产设计流程所会采用的方法，因为它可以显著加快设计和验证速度。此外，有了西门子EDA 的 Catapult 这类工具，HLS 不再只是一种用于创建设计的孤立工具，而是提供了一个专注于设计和验证的工具生态系统。

 

 

您将了解

• HLS 基本概念及这种新兴方法学的优势
• Catapult 平台的功能及工作流程
• Catapult 提供 HLS IP 和参考设计，帮助工程师获得拥有最佳性能的设计

 

讲师介绍

孙雅琪

应用工程师，西门子EDA

 

 

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来源：西门子EDA

 

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